Initial version

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2009-01-23 20:44:28 +00:00
parent f681936a59
commit 68b045848e
1 changed files with 77 additions and 0 deletions
@@ -0,0 +1,77 @@
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+J-MIPS Features
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+- Synchrones Design
+- Portable Beschreibung in VHDL 
+- Kompatible zur GNU Toolchain (Binutils, GCC, Newlib)
+- Befehle kompatibel mit MIPS-1 ISA (z.B. MIPS R3000)
+- 5-Stufige Pipeline und Hazardvermeidung durch Forwarding
+- 64Bit Multiplier (32Bit Operanden), 12 Cycles Latenz
+- 64Bit Divider (32Bit Operanden), 36 Cycles Latenz
+- Coprocessor 0 (COP0) für Exceptionhandling
+- Direct-mapped Instruction Cache mit variabler Größe, 8-words per Line
+- Direct-mapped Data Cache mit variabler Größe, 8-words per Line
+- J-Bus kompatible Bus Interface Unit (J-Bus ist im wesentlichen FIFO interface mit 'wichtigen' Signalnamen)
+- 1,15 DMIPS/MHz mit 16Kbyte I/D-Cache (Dhrystone 2.1)
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+Known Limitations
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+- keine MMU
+- z.Zt. nur Little-endian.
+- keine Unterstützung für Bus exceptions IBE und DBE
+- kein externes Coprocessor interface (COP1..3) für z.B. FPU
+- nicht alle COP0 Register/Bits vorhanden.
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+Known Bugs
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+- nicht alle Cache-Sizes funktionieren
+- Umschaltung (RE) zwischen Little/Big-Endian fehlerhaft
+- es gibt bestimmt noch nicht entdeckte Bugs
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+Known Optimizations
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+- Area: Multiplier als technologieabhängiges Primitive instanzieren
+- Area: Auf Divider verzichten
+- Area: Auf Multiplier verzichten
+- Area vs. Speed: Bei Hazards Pipeline-stall statt Forwarding. 
+  Durch Stalling geringerer Befehlsdurchsatz dafür weniger Logik. 
+  Weniger Logik bedeutet vielleicht wieder auch größere Taktfrequenz.
+ 
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+Known ToDos
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+- Unterstützung für Bus exceptions IBE und DBE
+- Externes COP1..3 interface
+- Optimierungen evaluieren und ggf. durchführen
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+Synthesis results
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+Virtex-4 XC4VSX35-10 
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+Config: 16Kbyte I/D-Cache
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+Number of Slices			2387 	15360 	15%
+Number of Slice Flip Flops 	1784 	30720 	 5%
+Number of 4 input LUTs		3962 	30720 	12%
+Number of FIFO16/RAMB16s 	18 		192 	 9%
+
+Speed: 110MHz nach Synthesis
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+Virtex-1 XCV1000-4
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+Config: 4Kbyte I/D-Cache
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+Number of Slices			2045 	13824 	16%
+Number of Slice Flip Flops 	1783 	27648 	 7%
+Number of 4 input LUTs		3923 	27648 	15%
+Number of FIFO16/RAMB16s 	20 		32	 	62%
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+Speed: 30MHz nach Synthesis
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