Files
vhdl/lib/CPUs/MIPS/src/testbench.ROM_ld.vhd
T
jens 335cc4e9d2 Initial import
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2008-08-23 07:19:47 +00:00

4223 lines
111 KiB
VHDL

LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.NUMERIC_STD.ALL;
library UNISIM;
use UNISIM.VComponents.all;
ENTITY icache IS
Port
(
clk : in STD_LOGIC;
ce : in STD_LOGIC;
addr : in unsigned(31 downto 0);
dout : out unsigned(31 downto 0)
);
END icache;
ARCHITECTURE data OF icache IS
subtype word_t is unsigned(31 downto 0);
type word_array_t is array (0 to 4095) of word_t;
signal jtag_ld_clk : STD_LOGIC;
signal jtag_ld_we : STD_LOGIC;
signal jtag_ld_addr : unsigned (15 downto 0);
signal jtag_ld_dout : unsigned (31 downto 0);
signal jtag_ld_din : unsigned (31 downto 0);
signal bs_rst, bs_sel, bs_shift, bs_tdi, bs_tdo : std_logic;
signal bs_capture, bs_clk0, bs_clk1, bs_update0, bs_update1 : std_logic;
signal user_regi, user_rego : unsigned (47 downto 0);
signal word_array : word_array_t :=
(
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X"00000000", -- 00003DD8
X"00000000", -- 00003DDC
X"00000000", -- 00003DE0
X"00000000", -- 00003DE4
X"00000000", -- 00003DE8
X"00000000", -- 00003DEC
X"00000000", -- 00003DF0
X"00000000", -- 00003DF4
X"00000000", -- 00003DF8
X"00000000", -- 00003DFC
X"00000000", -- 00003E00
X"00000000", -- 00003E04
X"00000000", -- 00003E08
X"00000000", -- 00003E0C
X"00000000", -- 00003E10
X"00000000", -- 00003E14
X"00000000", -- 00003E18
X"00000000", -- 00003E1C
X"00000000", -- 00003E20
X"00000000", -- 00003E24
X"00000000", -- 00003E28
X"00000000", -- 00003E2C
X"00000000", -- 00003E30
X"00000000", -- 00003E34
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X"00000000", -- 00003E40
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X"00000000", -- 00003E48
X"00000000", -- 00003E4C
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X"00000000", -- 00003E5C
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X"00000000", -- 00003EA4
X"00000000", -- 00003EA8
X"00000000", -- 00003EAC
X"00000000", -- 00003EB0
X"00000000", -- 00003EB4
X"00000000", -- 00003EB8
X"00000000", -- 00003EBC
X"00000000", -- 00003EC0
X"00000000", -- 00003EC4
X"00000000", -- 00003EC8
X"00000000", -- 00003ECC
X"00000000", -- 00003ED0
X"00000000", -- 00003ED4
X"00000000", -- 00003ED8
X"00000000", -- 00003EDC
X"00000000", -- 00003EE0
X"00000000", -- 00003EE4
X"00000000", -- 00003EE8
X"00000000", -- 00003EEC
X"00000000", -- 00003EF0
X"00000000", -- 00003EF4
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X"00000000", -- 00003EFC
X"00000000", -- 00003F00
X"00000000", -- 00003F04
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X"00000000", -- 00003FA8
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X"00000000", -- 00003FB0
X"00000000", -- 00003FB4
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X"00000000", -- 00003FBC
X"00000000", -- 00003FC0
X"00000000", -- 00003FC4
X"00000000", -- 00003FC8
X"00000000", -- 00003FCC
X"00000000", -- 00003FD0
X"00000000", -- 00003FD4
X"00000000", -- 00003FD8
X"00000000", -- 00003FDC
X"00000000", -- 00003FE0
X"00000000", -- 00003FE4
X"00000000", -- 00003FE8
X"00000000", -- 00003FEC
X"00000000", -- 00003FF0
X"00000000", -- 00003FF4
X"00000000", -- 00003FF8
X"00000000" -- 00003FFC
);
begin
PROM_READ:
process(clk)
begin
if rising_edge(clk) and ce = '1' then
dout <= word_array(to_integer(addr(13 downto 2)));
end if;
end process;
--------------------------------------------------------------------------
-- Virtex-4: JTAG Loader
--------------------------------------------------------------------------
i00_BUFG : BUFG
port map
(
O => bs_clk1,
I => bs_clk0
);
i01_BUFG : BUFG
port map
(
O => bs_update1,
I => bs_update0
);
BSCAN_VIRTEX4_inst1 : BSCAN_VIRTEX4
generic map
(
JTAG_CHAIN => 1 -- Value to set BSCAN site of device. Possible values: (1,2,3 or 4)
)
port map
(
CAPTURE => bs_capture, -- CAPTURE output from TAP controller
DRCK => bs_clk0, -- Data register output for USER functions
RESET => bs_rst, -- Reset output from TAP controller
SEL => bs_sel, -- USER active output
SHIFT => bs_shift, -- SHIFT output from TAP controller
TDI => bs_tdi, -- TDI output from TAP controller
UPDATE => bs_update0, -- UPDATE output from TAP controller
TDO => bs_tdo -- Data input for USER function
);
jtag_ld_addr <= user_regi(user_regi'left downto jtag_ld_dout'length);
jtag_ld_din <= user_regi(jtag_ld_dout'length-1 downto 0);
jtag_ld_clk <= bs_update1;
jtag_ld_we <= bs_sel;
sipo:
process (bs_rst, bs_clk1, bs_tdi, bs_shift)
begin
if bs_rst = '1' then
user_regi <= (others => '0');
elsif rising_edge(bs_clk1) then
if bs_shift = '1' then
user_regi <= bs_tdi & user_regi(user_regi'left downto 1);
end if;
end if;
end process;
piso:
process (bs_rst, bs_clk1, bs_shift, user_rego)
begin
bs_tdo <= user_rego(0);
if bs_rst = '1' then
user_rego <= (others => '0');
elsif rising_edge(bs_clk1) then
if bs_shift = '1' then
user_rego <= user_rego(0) & user_rego(user_rego'left downto 1);
else
user_rego <= (user_rego'left downto jtag_ld_dout'length => '0') & jtag_ld_dout;
end if;
end if;
end process;
PROM_WRITE:
process(jtag_ld_clk, jtag_ld_we)
begin
if rising_edge(jtag_ld_clk) then
if jtag_ld_we = '1' then
word_array(to_integer(jtag_ld_addr(11 downto 0))) <= jtag_ld_din;
else
jtag_ld_dout <= word_array(to_integer(jtag_ld_addr(11 downto 0)));
end if;
end if;
end process;
end data;