jens
70e48af3ab
git-svn-id: http://moon:8086/svn/vhdl/trunk@1036 cc03376c-175c-47c8-b038-4cd826a8556b
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2008-10-26
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- Area-Optimierung: DIV und MUL verwenden gleiche Ressourcen
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- Area-Optimierung: MUL32x32 primitive für Virtex-4
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- shifter: log shifter besser als built-in sll, srl, sra? Nein (2008-10-27)
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- External COP 1..3 interface
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- FPU (COP1)
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- MMU
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2008-10-27
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- Area vs. speed : Pipeline-stall statt forwarding
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- Caches: - Lock-up free cache (refill critical word first then un-lock CPU) (geringer Effekt, zu kompliziert => geringere Zuverlässigkeit)
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- 1,2,4-way assoziative
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- 2nd-Level cache in System
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- Write-back policy
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2008-11-15
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- Bus exceptions IBE DBE (BUI/Cache restart notwendig)
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2009-03-18
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- cache line sizes von 1 word (4 bytes) gibt NULL-vector. Fehler in Berechnung der inedx_widths
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2009-8-8
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- Soft-Reset. Ähnlich wie Exception (Reset/NMI). Speicherung von EPC (done)
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- CP_COND
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2009-10-17
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- Soft-reset implemetiert. Register werden wie bei normaler Exception verändert.
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TodO: Bei Soft-reset (laut Buch) KUc=0, IEc=0 und BEV=1 initialisieren
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- Uncached write: Geht wie bei cached-write in den Write-Buffer. Folge: Mögliche lange Latenz bis uncached memory-mapped I/O tatsächlich geschieben wird.
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Könnte bei IRQ acknowledging Probleme bereiten (z.b. mehrfaches (unötiges) anspringen der ISR, obwohl IRQ schon acknowleded wurde).
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Work-around: Nach schreiben von memory-mapped I/O, gleiche Adresse zurücklesen (lesen wartet bis write-buffer leer).
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2010-01-09
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- COP dependency einführen => Pipeline stall, wenn COP Daten nicht verfügbar
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213-08-25
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- TLB exception in EX-stage einbauen
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- Cache dout und ready um logic-level reduzieren
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- cam_ram_addr_rd um logic-level reduzieren
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