jens
44b4412d53
Committed on the Free edition of March Hare Software CVSNT Server. Upgrade to CVS Suite for more features and support: http://march-hare.com/cvsnt/ git-svn-id: http://moon:8086/svn/vhdl/trunk@522 cc03376c-175c-47c8-b038-4cd826a8556b
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J-MIPS Features
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- Synchrones Design
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- Portable Beschreibung in VHDL
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- Kompatible zur GNU Toolchain (Binutils, GCC, Newlib)
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- Befehle kompatibel mit MIPS-1 ISA (z.B. MIPS R3000)
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- 5-Stufige Pipeline und Hazardvermeidung durch Forwarding
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- 64Bit Multiplier (32Bit Operanden), 12 Cycles Latenz
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- 64Bit Divider (32Bit Operanden), 36 Cycles Latenz
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- Coprocessor 0 (COP0) für Exceptionhandling
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- Direct-mapped Instruction Cache mit variabler Größe, 8-words per Line
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- Direct-mapped Data Cache mit variabler Größe, 8-words per Line
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- J-Bus kompatible Bus Interface Unit (J-Bus ist im wesentlichen FIFO interface mit 'wichtigen' Signalnamen)
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- 1,2 DMIPS/MHz mit 16Kbyte I/D-Cache (Dhrystone 2.1, GCC 4.3)
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Known Limitations
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- keine MMU
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- keine Unterstützung für Bus exceptions IBE und DBE
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- kein externes Coprocessor interface (COP1..3) für z.B. FPU
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- Befehle für Cop1..3 nicht implementiert:
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CFCz, CTCz, COPz, MFCz, MTCz, LWCz, SWCz
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Benutzung dieser Befehle führt zur Exception 'RI' (Reserved Instruction)
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- nicht alle COP0 Register/Bits vorhanden.
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Known Bugs
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- es gibt bestimmt noch nicht entdeckte Bugs
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Known Optimizations
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- Area: Multiplier als technologieabhängiges Primitive instanzieren
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- Area: Auf Divider verzichten
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- Area: Auf Multiplier verzichten
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- Area vs. Speed: Bei Hazards Pipeline-stall statt Forwarding.
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Durch Stalling geringerer Befehlsdurchsatz dafür weniger Logik.
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Weniger Logik bedeutet vielleicht wieder auch größere Taktfrequenz.
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Known ToDos
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- Unterstützung für Bus exceptions IBE und DBE
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- Externes COP1..3 interface, fehlende COP-Befehle implementieren
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- Optimierungen evaluieren und ggf. durchführen
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Synthesis results
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Virtex-4 XC4VSX35-10
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Config: 16Kbyte I/D-Cache
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Number of Slices 2387 15360 15%
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Number of Slice Flip Flops 1784 30720 5%
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Number of 4 input LUTs 3962 30720 12%
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Number of FIFO16/RAMB16s 18 192 9%
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Speed: 110MHz nach Synthesis
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Virtex-1 XCV1000-4
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Config: 4Kbyte I/D-Cache
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Number of Slices 2045 13824 16%
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Number of Slice Flip Flops 1783 27648 7%
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Number of 4 input LUTs 3923 27648 15%
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Number of FIFO16/RAMB16s 20 32 62%
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Speed: 30MHz nach Synthesis
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Performance bei 100MHz
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- GCC ohne Small-data section
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- MIPS Rev. 9
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I/D-Cache Dhrystone-2.1 RipeMD-160 Whetstone Stanford Queens(12x12)
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1k 32 DMIPS 5 Mbit/s 345 kwhets/s 47/767 2,135s
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2k 51 DMIPS 5 Mbit/s 534 kwhets/s 38/561 2,134s
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4k 72 DMIPS 5 Mbit/s 623 kwhets/s 36/259 2,121s
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8k 98 DMIPS 10 Mbit/s 1149 kwhets/s 31/228 1,938s
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16k 115 DMIPS 17 Mbit/s 1234 kwhets/s 23/225 1,938s
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32k 115 DMIPS 17 Mbit/s 1285 kwhets/s 24/218 1,938s
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64k 115 DMIPS 17 Mbit/s 1285 kwhets/s 20/221 1,938s
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Performance bei 100MHz
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- GCC mit Small-data section
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- MIPS Rev. 9
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I/D-Cache Dhrystone-2.1 RipeMD-160 Whetstone Stanford Queens(12x12)
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16k 117 DMIPS 17 Mbit/s 1236 kwhets/s 24/230 1,811s
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Performance bei 100MHz
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- GCC mit Small-data section
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- MIPS Rev. 10
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I/D-Cache Dhrystone-2.1 RipeMD-160 Whetstone Stanford Queens(12x12)
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16k 120 DMIPS 17 Mbit/s 1242 kwhets/s 25/219 1,803s
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